Da die Transistordichte und die Energieeffizienz drastisch zunehmen, wird die Anzahl der I/Os zum begrenzenden Faktor auf den Chips bei der Waferherstellung. Die Halbleiterindustrie arbeitet an verschiedenen Lösungen, um das Bedürfnis zu überwinden, die Pad- und Pitch-Größen weiter zu verkleinern, um die Anzahl der I/Os zu erhöhen. Auf der Back-End-Seite ermöglicht Hybrid-Bonding beispielsweise die direkte Pad-zu-Pad-Verbindung in Chiplets und ist zu einer der wichtigsten Techniken geworden, um die Leistung der Bauteile weiter zu verbessern, ohne die Knotengröße weiter zu verringern. Die TELICA-Architektur in Kombination mit Vision-Konzepten, die den Bedarf an Blindbewegungen minimieren, hat bewiesen, dass sie in der Lage ist, die Anforderungen an die lokale Genauigkeit des Hybrid-Bonding von ±100 nm bei einem Durchsatz von 2 kUPH zu erfüllen.
TELICA ist mit einem oder zwei parallel arbeitenden Portalträgern erhältlich. Zwei Standardvarianten sind verfügbar: Variante 1 für Wafer Level Packages (WLP) mit X410 x Y445 x Z30 mm Verfahrwegen und Variante 2 für Panel Level Packages (PLP) mit X750 x Y800 x Z30 mm Verfahrwegen.
TELICA führt einen neuen Messtechnik-Ansatz ein, der die Abbé-Fehler sowie die relative Positionsabweichung zwischen Prozesswerkzeug und Substrat drastisch reduziert. Mehrdimensionale Messgeräte sorgen für die hohe Platzierungsgenauigkeit, während wassergekühlte eisenbehaftete Motoren extreme Betriebszyklen ermöglichen.
Zusammen mit ETEL's hochmodernen AccurET Reglern profitiert die TELICA Plattform von mehreren Steuerungsfunktionen wie: Kurze Einschwingzeit, nichtlineare Regelung, hochentwickelte Vorsteuerungen und Bewegungsbahnfilter, vollständige Synchronisation aller Achsen mit Nanosekunden-Jitter, ein spezifischer Portal-Steuerungsalgorithmus, mehrdimensionale Fehlerkorrekturen, erweiterte Triggerfunktionen basierend auf der korrigierten realen Position, erweiterte Softwarediagnose und Systemidentifikationswerkzeuge zur Regelungsoptimierung.
